es.wedoany.com Noticia: Intel ha propuesto en una solicitud de patente una nueva arquitectura de memoria de alto ancho de banda denominada memoria entre lotes (XBM). Esta tecnología emplea transistores de capa posterior y una interfaz serie UCIe para lograr una integración nativa de chips a menor costo, con un tamaño de módulo empaquetado que coincide con el estándar HBM4. La patente, presentada el 26 de diciembre de 2024 y publicada el 2 de julio de 2026, es solicitada únicamente por Intel y sigue una ruta técnica diferente al proyecto ZAM desarrollado en colaboración con SoftBank.
El diseño básico de XBM reemplaza la interfaz paralela ultraancha de 1024 bits utilizada tradicionalmente por HBM con un enlace UCIe de 32 GT/s, eliminando así el costoso interpositor de silicio, reduciendo el tamaño del empaquetado y simplificando su complejidad. El diseño utiliza un sustrato base en la parte inferior de la pila para la serialización y transmisión de señales, denominándose solución "nativa de chip". El cambio central en la pila de memoria XBM radica en la estructura de las celdas de memoria: mientras que los transistores DRAM tradicionales se graban en la capa frontal de silicio en la parte inferior del chip, XBM traslada las celdas 1T1C (un transistor y un condensador) a la capa posterior de apilamiento metálico, fabricadas mediante tecnología de transistores de película delgada. Cada chip tiene una capacidad de aproximadamente 1.5 GB, contiene 768 bloques de datos dispuestos en una cuadrícula de 32×24, divididos en 8 canales, cada uno subdividido en 8 subcanales, con una altura de apilamiento de 8 capas, ampliable a 16 capas. Todos los chips de memoria se unen mediante "zanjas" de silicio a través de vías y interconexiones de alto ancho de banda de doble cara.
Intel destaca en la patente un diseño reparable. El sustrato base cuenta con canales de repuesto dedicados, lógica de autorreparación integrada y cuatro subcanales de matriz de memoria redundantes, que pueden utilizarse para reemplazar celdas defectuosas en los chips superiores después del ensamblaje de la pila. Este mecanismo de "reparación posterior al ensamblaje" busca mejorar el rendimiento general de los chips de apilamiento ultraalto.
El contenido adicional de esta solicitud de patente se centra en los métodos de empaquetado. Intel describe una memoria empaquetada y una estructura de "voladizo inverso", diseñada para reducir la altura del eje Z del apilamiento —la memoria empaquetada tradicional añade entre 300 y 350 micrómetros—, eliminando al mismo tiempo los refuerzos para controlar la deformación y alimentando directamente la DRAM desde el regulador de voltaje.
La importancia estratégica de trasladar las celdas DRAM a la capa posterior radica en que los transistores de capa posterior depositados en líneas metálicas de baja temperatura no requieren el proceso de silicio frontal de una fábrica especializada en DRAM. Las fundiciones con capacidad de circuitos lógicos y empaquetado avanzado podrían, en principio, fabricar memoria de nivel HBM en sus propias líneas de producción. Actualmente, la DRAM global es producida por SK Hynix, Samsung y Micron, con SK Hynix controlando aproximadamente el 60% del mercado de HBM. Si la tecnología de transistores de capa posterior logra un rendimiento y densidad viables, teóricamente podría abrir una cuarta ruta de fabricación de HBM.
Sin embargo, esta patente es actualmente solo una solicitud publicada, no una patente concedida ni un producto real, y el documento no menciona datos específicos de ancho de banda o rendimiento. XBM no debe confundirse con la arquitectura ZAM, desarrollada conjuntamente por Intel y la filial de SoftBank, SAIMEMORY. ZAM utiliza tecnología de unión por fusión para apilar nueve capas de DRAM, con un grosor de capa de silicio de aproximadamente 3 micrómetros entre ellas, y se afirma que su densidad de ancho de banda es aproximadamente el doble que la de HBM4. Está previsto que se presente en el simposio VLSI de 2026, con un objetivo de comercialización para 2029. XBM, por su parte, es una solicitud presentada únicamente por Intel, que modifica tanto los transistores DRAM como su interfaz.
En cuanto a las limitaciones, la interfaz UCIe utilizada por XBM alcanza actualmente el límite superior de la especificación de 32 GT/s, sin margen claro para mejorar el rendimiento. La capacidad de producción en masa de la DRAM con transistores de capa posterior aún no ha sido verificada públicamente, y el condensador en la celda 1T1C es el componente más difícil de reducir en la DRAM. Este proyecto lo traslada a la capa posterior en lugar de eliminarlo, y el condensador de capa posterior sigue siendo un eslabón no realizado bajo las condiciones de densidad y rendimiento de HBM. Mientras tanto, SK Hynix, Samsung y Micron están avanzando en sus propios proyectos de DRAM 3D, con SK Hynix apuntando a lanzar un producto alrededor de 2030.
Intel vendió su negocio de memoria flash NAND a SK Hynix en 2021 y cesó la producción de su línea de productos de memoria Optane en 2022. Aunque la empresa no comercializa productos HBM, esta solicitud de patente indica que aún está explorando nuevas arquitecturas de memoria. En el proyecto ZAM, desarrollado por Intel en colaboración con SoftBank, la fabricación real de DRAM está a cargo de Powerchip, no de Intel misma.
