es.wedoany.com Noticia: Intel ha presentado una arquitectura patentada denominada XBM (Extended Bandwidth Memory). Esta tecnología no es una simple mejora de la memoria de alto ancho de banda (HBM) existente, sino una innovación arquitectónica que parte de la lógica de disposición de transistores, con planes de dirigirse al mercado posterior a 2030.
En la HBM tradicional, las celdas de memoria DRAM (1T1C, es decir, un transistor y un condensador) deben grabarse en la capa frontal de silicio (FEOL) en la parte inferior del chip. En cambio, la XBM traslada los transistores y condensadores a la capa de interconexión metálica posterior (BEOL) del chip, utilizando tecnología de transistores de película delgada para construir las celdas de memoria.
Este diseño mejora la tasa de utilización del área del chip, permitiendo disponer más canales de silicio a través de vías (TSV) por unidad de área, logrando así un ancho de banda objetivo equivalente al de HBM4 a frecuencias relativamente bajas. En cuanto a la interfaz, la XBM abandona la interfaz paralela ultraancha y el interpositor de silicio (Interposer) de los que depende la HBM, adoptando en su lugar enlaces serie UCIe (Universal Chiplet Interconnect Express) para la interconexión entre chips, logrando una integración "nativa del chip". Este diseño simplifica el proceso de empaquetado, permitiendo métodos de bajo costo como MOP (Molded-on-Package), lo que podría reducir el costo de fabricación general. La capacidad de un solo chip XBM oscila entre 0,5 GB y 5 GB, y admite apilamiento multicapa de 8 o 16 capas. La información divulgada por Intel indica que se espera que esta tecnología se comercialice alrededor de 2030, y actualmente se encuentra en la fase de patentes y verificación.
Además de la XBM, otras tecnologías de memoria emergentes también buscan avances desde diferentes direcciones. HBF (High Bandwidth Flash) aplica una arquitectura de apilamiento 3D a la memoria flash NAND, con una capacidad por apilamiento de hasta 512 GB o más, un ancho de banda cercano al nivel de HBM3 y un costo unitario de solo 1/5 a 1/10 del de la HBM. SK Hynix ya ha lanzado la línea de productos "AIN Series" que incluye HBF, y SanDisk planea lanzar muestras prototipo en la segunda mitad de 2026, con producción comercial en masa en 2027. Esta tecnología está dirigida principalmente a escenarios de inferencia de IA a gran escala y de lectura intensiva, pero su latencia (en microsegundos) sigue siendo órdenes de magnitud mayor que la de la HBM (en nanosegundos), y la vida útil de escritura también tiene limitaciones. ZAM (Z-Angle Memory) adopta un diseño de "interconexión en ángulo Z" y TSV integrado, que según se afirma puede reducir el consumo de energía de transmisión de datos en un 40% a 50% mientras mantiene un alto ancho de banda, y aumentar la capacidad de un solo chip a 512 GB. Las soluciones de SRAM apilada en 3D (como Groq LPU) apilan verticalmente SRAM sobre el chip de cálculo, logrando una latencia de nanosegundos y un ancho de banda superior a 100 TB/s, destacando en escenarios de inferencia en tiempo real, pero debido a problemas de área y costo, es difícil que soporten modelos grandes de cientos de miles de millones de parámetros. Tecnologías como PIM (Procesamiento en Memoria) y CXL (Compute Express Link) proporcionan complementos y optimizaciones a nivel de arquitectura del sistema.
Actualmente, el mercado de HBM se encuentra en una etapa de demanda que supera la oferta. Con la llegada de la generación HBM4, la capacidad por apilamiento avanza a 48 GB (apilamiento de 16 capas) y el ancho de banda supera el nivel de TB/s. Sin embargo, el aumento en el número de capas de apilamiento complica problemas como la precisión del montaje, la curvatura del chip y la confiabilidad de las uniones de soldadura, ejerciendo una presión no lineal sobre el rendimiento. Debido a problemas de madurez del proceso de la tecnología de unión híbrida, fabricantes como Samsung han reevaluado su momento de adopción, y es posible que ni siquiera se introduzca en la generación HBM5. JEDEC incluso ha flexibilizado el límite superior de altura del módulo para continuar con la ruta tecnológica existente. La densidad de capacidad de los chips DRAM individuales está aumentando más lentamente, los problemas de disipación de calor y consumo de energía causados por el apilamiento multicapa se están volviendo cada vez más prominentes, y la expansión de la capacidad de producción en la etapa de empaquetado avanzado también se ve restringida.
La industria cree que la ventaja central de la HBM en escenarios de entrenamiento de IA —ancho de banda extremo, proceso de apilamiento 3D relativamente maduro y alta integración con aceleradores— no puede ser completamente replicada por ninguna otra tecnología a corto plazo. NVIDIA ha indicado claramente que no adoptará HBF a corto plazo, manteniendo la HBM como su solución de memoria central para el entrenamiento, mientras utiliza una combinación de "AI SSD + CXL + optimización de software" para abordar las necesidades de expansión de capacidad. Las tecnologías emergentes se complementan y estratifican más con la HBM, en lugar de reemplazarla directamente. La propia HBM también está evolucionando hacia soluciones como SPHBM4, intentando extender sus ventajas centrales a más escenarios de aplicación, como CPU y chips de red. El proceso de comercialización de la XBM de Intel no llegará hasta después de 2030, y a corto plazo no tendrá un impacto sustancial en la estructura del mercado de HBM.
Según datos de TrendForce, se espera que la proporción de obleas de HBM en la producción total de obleas DRAM de los tres principales fabricantes aumente del 18% a aproximadamente el 30% entre 2025 y 2027, y que la proporción de suministro de bits de HBM crezca del 8% a aproximadamente el 13%. TrendForce estima que los tres principales fabricantes aumentarán significativamente los precios de la HBM en 2027. A corto plazo, la posición de la HBM en la cadena de suministro de cómputo de alto rendimiento no se ha debilitado, sino que podría fortalecerse aún más debido a la escasez de oferta.
