es.wedoany.com Noticia: El centro mundial de investigación de semiconductores Imec ha publicado su hoja de ruta tecnológica de procesos más reciente, que predice la fabricación de transistores de 3 ángstroms (0,3 nm) para 2038. La hoja de ruta también muestra que la reducción del paso de polisilicio de contacto (CPP) se detendrá en la generación A10 en 2030, lo que marca un cambio fundamental en la industria de los chips. Esta hoja de ruta es una referencia importante para gigantes de la industria como TSMC, Intel, Nvidia, AMD, Samsung y ASML.

Según Imec, la industria se encuentra actualmente en la era de 2 nm (N2), con un CPP de aproximadamente 48 nm y una altura de celda de aproximadamente 132 nm. Julien Ryckaert, vicepresidente de I+D de Imec, afirmó que la era de las nanoláminas llevará a la industria a las profundidades de los nodos Angstrom. Imec predice que la generación A14 aparecerá en 2028, con un CPP reducido a 45 nm y una altura de celda reducida a 115 nm. Se espera que TSMC comience la producción en masa con A14 a finales de 2028. Alrededor de 2030-2031, se espera que la tecnología de nivel A10 o 1 nm llegue con un CPP de 42 nm y una altura de celda de 98 nm. Imec cree que los transistores de puerta envolvente (gate-all-around, GAA) seguirán siendo el pilar. Imec coincide con TSMC en que la alimentación por el lado posterior (BSPDN) no se convertirá rápidamente en un requisito obligatorio para todas las aplicaciones, ya que muchas no se beneficiarán de ella. Imec también prevé que las herramientas de litografía ultravioleta extrema de alta apertura numérica (High-NA EUV) se utilizarán a partir de la generación A14, en línea con los planes de Intel.

La hoja de ruta de Imec se vuelve particularmente notable en la generación A7, prevista para 2033. En esta generación, el CPP se mantiene en 42 nm, pero la altura de la celda se reduce drásticamente a aproximadamente 80 nm mediante una arquitectura de 4,5 pistas. A7 se convierte en el punto de partida para que el transistor de efecto de campo complementario (Complementary FET, CFET) sea un candidato serio para la producción en masa. CFET apila verticalmente transistores de tipo n y p, agregando una tercera dimensión a la reducción de escala de los transistores. Ryckaert explicó que en la generación A7, los desafíos de la reducción de escala de la tecnología tradicional de nanoláminas aumentan, y CFET se convierte en la solución para la próxima era de transistores.

Más allá de A7, la hoja de ruta depende de la evolución de CFET. Se espera que la generación A5, que aparecerá entre 2035 y 2036, mantenga un CPP de 42 nm, pero reduzca la altura de la celda a aproximadamente 64 nm. Para 2038, la hoja de ruta alcanza A3, con un CPP de 39 nm y una altura de celda de 50 nm. En este punto, Imec prevé implementaciones secuenciales de CFET y, finalmente, estructuras CFET unidas para aprovechar la integración vertical. Para lograr un CPP de 39 nm y una altura de celda de 50 nm, los fabricantes de chips pueden necesitar utilizar escáneres de litografía ultravioleta extrema de apertura numérica ultraalta (Hyper-NA EUV).

La hoja de ruta de Imec redefine el significado de la Ley de Moore. En el pasado, la Ley de Moore se refería a que los transistores se vuelven cada vez más pequeños y el número de transistores por unidad de área de chip se duplica cada 18-24 meses. Imec muestra que el CPP se estanca en 42 nm desde A10 hasta A5, lo que prácticamente reconoce que la reducción de escala clásica de los transistores se ha agotado. Las futuras ventajas de densidad deben provenir de la integración vertical. Gracias a diferentes arquitecturas de transistores, integración 3D o alimentación por el lado posterior, los diseñadores de chips pueden integrar más puertas lógicas en un área específica. La industria puede que ya no se centre en el paso de la puerta o en cuántos nanómetros tiene un transistor individual, sino en el tamaño de la celda estándar. La transición de una celda de 6 pistas en N2 a una celda de 3 pistas en A3 ilustra cómo las futuras ventajas de densidad dependerán de la reducción de la altura de la celda estándar.

Dados todos los cambios que ha experimentado la industria, Imec cree que se está entrando en una nueva era denominada Integración Heterogénea a Gran Escala (Heterogeneous Large-Scale Integration, HLSI). Este concepto refleja un cambio de la reducción de escala tradicional de integración a muy gran escala (VLSI) hacia un modelo que integra múltiples tecnologías en una plataforma informática. Los sistemas futuros dependerán de la integración heterogénea de lógica, memoria, circuitos de alimentación y E/S óptica, utilizando tecnologías de empaquetado 3D y 3D+2.5D avanzadas. Imec prevé que las cargas de trabajo de inteligencia artificial serán el principal impulsor de la demanda de semiconductores. Para optimizar las plataformas futuras, Imec ha establecido un marco de Cooptimización entre Tecnologías (Cross-Technology Co-Optimization, XTCO), que unifica el desarrollo de lógica, memoria, interconexiones, alimentación, refrigeración y empaquetado.

A medida que los chips individuales se vuelven más densos y consumen más energía, se espera que la alimentación se convierta en un cuello de botella crítico. Todos los principales fabricantes de chips (Intel, Samsung y TSMC) están implementando o implementarán tecnologías de alimentación por el lado posterior y reguladores integrados (IVR) para reducir las pérdidas y mejorar la eficiencia. Imec prevé que los futuros aceleradores de IA y CPU dependerán de una combinación de BSPDN, IVR, condensadores integrados y semiconductores de potencia avanzados. Se espera que más etapas de conversión de energía se trasladen del bastidor y la placa base al propio paquete. La importancia de la disipación de calor se destaca, y se espera que la densidad de potencia térmica aumente linealmente con el número de transistores. Ryckaert enfatizó que, en última instancia, lo que se necesita lograr es reducir el consumo de energía en la transmisión de datos, aumentar la potencia de diseño térmico (TDP) para mejorar la gestión térmica y aumentar la densidad computacional. La hoja de ruta de semiconductores de Imec predice la tecnología de procesos lógicos hasta la generación A3 alrededor de 2038 y argumenta que, a pesar de la desaceleración en la reducción de escala de los transistores tradicionales, la Ley de Moore aún puede continuar. Según la hoja de ruta, los transistores tradicionales de nanoláminas de puerta envolvente deberían seguir siendo viables hasta la generación A10, mientras que la arquitectura CFET se convertirá en un candidato para la producción en masa alrededor de la generación A7 en 2033. Se espera que las futuras ventajas de densidad de los transistores provengan de la integración vertical, la reducción del área de la celda estándar y, finalmente, de las estructuras CFET secuenciales y unidas, en lugar de una reducción agresiva del tamaño del transistor.